模块 / IP 脚手架
统一 docs、de/rtl、de/syn、dv/tb、dv/tests、dv/cov 与 pipeline_state.json 工程边界。
Capabilities
核心能力
从标准化工程骨架到验证、综合与物理设计 handoff，形成可追踪、可复现的 SoC 前端开发流程。
构建与验证
通过注册的 MCP 工具执行 lint、compile、sim、regress、coverage、CDC 与综合。
顶层集成
支持端口提取、实例化、wrapper、top 生成、快照、diff 与子模块变更后的刷新。
OpenROAD handoff
生成 ORFS config/SDC，运行 synth 到 finish，并用真实 reports/results 作为完成依据。
寄存器与 CRG
从 YAML/Excel 生成寄存器 RTL，并从需求表生成时钟复位设计表和树状图。
独立 Review
只读审查 RTL、CDC/RDC、总线、约束、综合与交付复现性，项目规则与参考证据严格分层。
Risk-aware Loop
风险越高，流程自动越严格
LOOP_MODE 是最低模式，不是绕过开关。接口、时钟复位、约束、Top、跨模块和 PD 修改会自动升级。
单模块快速内环
RTL owner → targeted lint / compile / sim，允许 RTL 在多次迭代中保持 in_progress。
准备交付
doc delta → rtl → verif / syn → normal review，补齐交付所需证据。
高风险变更
加入 architecture、risk checks 与 strict review，处理 Top、约束、时钟复位和 PD 变更。
architecture?→doc→rtl→{ verif, syn }→review
Repository Architecture
统一目录，承载不同层级
从 Chip shell 到原生 IP、OpenTitan vendor island 与第三方封装，均通过统一 Make 入口发现和构建。
vibe_soc/
├── chip/ │ ├── top/ # SoC 顶层 │ ├── core/ # Core shell │ ├── bus/ # 总线 │ └── periph/ # 外设汇聚 ├── ip/ │ ├── digital/ # 原生与 OpenTitan IP │ └── third_party/ ├── pd/openroad/ ├── scripts/ ├── .agents/ ├── .codex/ └── Makefile
make list-modules
Chip shellchip/top · core · bus · periph · lib
原生数字 IPuart · spi · soc_ip_common · lint_lab
OpenTitanAES · GPIO · I2C · KMAC · OTBN · USB · XBAR…
第三方封装ip/third_party/pcie
PD handoffvibe_soc_top · uart / Nangate45
Quick Start
一个 Make 入口贯穿工程
通过 MODULE 指定设计；默认模块为 chip/top。
快速开始
先检查工具链，再选择模块执行 lint、编译与仿真。
source scripts/setup.sh
make check-env
make list-modules
make lint MODULE=ip/digital/uart
make comp MODULE=chip/top SIMULATOR=iverilog
make sim MODULE=ip/digital/uart TEST=uart_all SEED=7
make check-repo
VCSVerilatorIverilogXceliumVerdiSpyGlassYosysDesign CompilerOpenROAD
Preserved SoC Build Content
原网站自动化场景
第二个项目未覆盖的内容继续保留，并作为 vibe_soc 的配套教程使用。
01初始化 SoC 项目
02模块仿真（编译 / lint / 仿真）
03filelist.mk 依赖管理
04提取模块端口
05生成实例化代码
06集成模块到顶层
07端口变更追踪
08刷新顶层
09保留手动修改的连线
10生成 CRG
11生成 IO / PINMUX
12生成寄存器 RTL
13从 Excel 生成寄存器 RTL
14生成 Memory Map
15生成 Memory Wrapper
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